Парвки кода.

CodeVerilog/readme.md

@@ -135,18 +135,18 @@ module spi (
 Во избежание некорректной привязки блока **else** условного оператора **if** всегда обрамляем блоки кода в **if**-блоке на уровнях выше самого низкого границами **begin** **end**.
 Например:
 ```verilog
-	if (condition1)	begin
-		if (condition2)	begin
+	if (condition1) begin
+		if (condition2) begin
 			doSomething;
 		end
-	end	else	begin
-		if (condition3)	begin
-			if (condition4)	begin
+	end else begin
+		if (condition3) begin
+			if (condition4) begin
 				doSomething;
-			end	else	begin
+			end else begin
 				doSomething;
 			end
-		end	else	begin
+		end else begin
 			doSomething;
 		end
 	end