|
|
@@ -61,7 +61,7 @@ end
|
|
|
|
|
|
reg [3:0] dataValidShReg;
|
|
|
always @(posedge Clk_i) begin
|
|
|
- dataValidShReg <= {dataValidShReg[2:0], dataValid};
|
|
|
+ dataValidShReg <= {dataValidShReg[2:0], dataValid};
|
|
|
end
|
|
|
```
|
|
|
### Табуляция и пробелы
|
|
|
@@ -136,21 +136,21 @@ module spi (
|
|
|
Во избежание некорректной привязки блока **else** условного оператора **if** всегда обрамляем блоки кода в **if**-блоке на уровнях выше самого низкого границами **begin** **end**.
|
|
|
Например:
|
|
|
```verilog
|
|
|
- if (condition1) begin
|
|
|
- if (condition2) begin
|
|
|
- doSomething;
|
|
|
- end
|
|
|
- end else begin
|
|
|
- if (condition3) begin
|
|
|
- if (condition4) begin
|
|
|
- doSomething;
|
|
|
+ if (condition1) begin
|
|
|
+ if (condition2) begin
|
|
|
+ doSomething;
|
|
|
+ end
|
|
|
+ end else begin
|
|
|
+ if (condition3) begin
|
|
|
+ if (condition4) begin
|
|
|
+ doSomething;
|
|
|
+ end else begin
|
|
|
+ doSomething;
|
|
|
+ end
|
|
|
end else begin
|
|
|
- doSomething;
|
|
|
+ doSomething;
|
|
|
end
|
|
|
- end else begin
|
|
|
- doSomething;
|
|
|
- end
|
|
|
- end
|
|
|
+ end
|
|
|
```
|
|
|
|
|
|
## Создание платформонезависимого кода
|
