EpSubsystem/ClkManager/ClkDivider.v

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// Company:         TAIR
// Engineer:        
// 
// Create Date:     10/30/2023 11:24:31 AM
// Design Name:
// Module Name:     ClkDivider
// Project Name:    S5443_V3_FPGA3
// Target Devices:  BOARD: BY5443v3. FPGA: xc7s25csga225-2
// Tool Versions:
// Description:     This modules is clock divider that divides clock frequency based on an input divider value. 
// 
// Dependencies: 
// 
// Revision:
// Revision 1.0 - File Created
// Additional Comments:
// 
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module ClkDivider (
  input Clk_i,
  input [3:0] ClkDiv_i,
  input Rst_i,
  output Clk_o
);

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//  REG/WIRE
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reg [16:0] cnt;

reg clk;
wire clk_o;

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//  ASSIGNMENTS
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assign Clk_o = (ClkDiv_i <= 1 )? Clk_i : (cnt < ClkDiv_i / 2) ? 1 : 0;

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//  LOCALPARAMS
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//  CODING
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always @(posedge Clk_i) begin 
	if (Rst_i) begin 
		cnt <= 0;
	end
	else begin 
		if (cnt >= ClkDiv_i - 1) begin 
			cnt <= 0;
		end
		else begin 
			cnt <= cnt + 1;
		end
	end
end

endmodule