EpSubsystem/DataFifo/RxFifoPtrSync.v

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// Company:         TAIR
// Engineer:        
// 
// Create Date:     10/30/2023 11:24:31 AM
// Design Name:
// Module Name:     RxFifoPtrSync
// Project Name:    S5443_V3_FPGA3
// Target Devices:  BOARD: BY5443v3. FPGA: xc7s25csga225-2
// Tool Versions:
// Description:     
// 
// Dependencies: 
// 
// Revision:
// Revision 1.0 - File Created
// Additional Comments:
// 
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module RxFifoPtrSync #(
    parameter WIDTH = 8,
    parameter STAGES = 3
)
(
    input ClkFast_i,
    input ClkSlow_i,
    input [WIDTH-1:0] RxFifoWrPtr_i,

    output [WIDTH-1:0] RxFifoWrPtr_o
);

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//  REG/WIRE
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//lauch registers 
reg [WIDTH-1:0] rxFifoWrPtrReg;

// capture registers
(* ASYNC_REG = "TRUE" *) reg [STAGES*WIDTH-1:0] rxFifoWrPtrReg_c;

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//  ASSIGNMENTS
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assign RxFifoWrPtr_o = rxFifoWrPtrReg_c[STAGES*WIDTH-1:(STAGES-1)*WIDTH];

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//  LOCALPARAMS
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//  CODING
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always @(posedge ClkFast_i) begin
    rxFifoWrPtrReg <= RxFifoWrPtr_i;
end

always @(posedge ClkSlow_i) begin
    rxFifoWrPtrReg_c <= {rxFifoWrPtrReg_c[(STAGES-1)*WIDTH-1:0], rxFifoWrPtrReg};
end

endmodule