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- `timescale 1ns / 1ps
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- // Company:
- // Engineer:
- //
- // Create Date: 10:02:35 04/20/2020
- // Design Name:
- // Module Name: PulseGen
- // Project Name:
- // Target Devices:
- // Tool versions:
- // Description:
- //
- // Dependencies:
- //
- // Revision:
- // Revision 0.01 - File Created
- // Additional Comments:
- //
- //////////////////////////////////////////////////////////////////////////////////
- module MuxTb();
- //================================================================================
- // PARAMETERS
- //================================================================================
- // REG/WIRE
- reg Clk50;
- reg Rst;
- //================================================================================
- // ASSIGNMENTS
- //================================================================================
- // CODING
- always #10 Clk50 = ~Clk50;
- initial begin
- Clk50 = 1'b1;
- Rst = 1'b1;
- #50
- Rst = 1'b0;
- end
- Mux
- #(
- .CmdDataRegWith (24),
- .PGenNum (7),
- .TrigPortsNum (6),
- .Source ("MIXED")
- )
- MuxInst
- (
- .Rst_i (Rst),
- .MuxCtrl_i (4),
- .IntTrig_i (1'b1),
- .PulseBus_i (7'd6),
- .ExtPortsBus_i (6'd5),
-
- .MuxOut_o ()
- );
- endmodule
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