module SRAMr #(
    parameter CmdRegWidth = 32,
    parameter AddrRegWidth = 12

) (
    input Clk123_i,
    // input Clk50_i,
    input [AddrRegWidth-2:0] Addr_i,
    inout [CmdRegWidth/2-1:0] Data_i,
    // input Start_i,
    input writeEn_i,
    input readEn_i,
    input [1:0] BE_i,
    input outputEn_i,

    // output wire fullFlag,
    // output wire emptyFlag,
    output  Led_o
   








);
//testComment
//================================================================================
//  REG/WIRE
//================================================================================

    wire wrEn;
    wire rdEn;
    wire Rst_i;
    wire [CmdRegWidth/2-1:0] data;
    wire [AddrRegWidth-1:0] addr; 

    wire mosi0;
    wire mosi1;
    wire mosi2;
    wire mosi3;
    wire sck;
    wire ss;

//================================================================================
//  ASSIGNMENTS
//================================================================================
assign addr = {Addr_i, 1'b0};
assign Data_i = (!outputEn_i) ? data : 16'bz;





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//  CODING
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RegMap #(
    .CmdRegWidth(32),
    .AddrRegWidth(12)
)
RegMap_inst (
    .Clk_i(Clk123_i),
    .Rst_i(Rst_i),
    .Data_i(Data_i),
    .Addr_i(addr),
    .wrEn_i(writeEn_i),
    .rdEn_i(readEn_i),
    .BE_i(BE_i),
    .Led_o(Led_o),
    .AnsDataReg_o(data)

);


InitRst InitRst_inst (
    .clk_i(Clk123_i),
    .signal_o(Rst_i)

);





endmodule