S5443_V3/sources_1/new/ClkManager/CmdSync.v

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// Company:         TAIR
// Engineer:        
// 
// Create Date:     10/30/2023 11:24:31 AM
// Design Name:
// Module Name:     CmdSync
// Project Name:    S5443_V3_FPGA3
// Target Devices:  BOARD: BY5443v3. FPGA: xc7s25csga225-2
// Tool Versions:
// Description:     This module synchronize command that determines output clock 
//					frequency to the respective clock domain 
// 
// Dependencies: 
// 
// Revision:
// Revision 1.0 - File Created
// Additional Comments:
// 
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module CmdSync #(
	parameter WIDTH = 4,
	parameter STAGES = 3
)
(
	input ClkFast_i,
	input ClkSlow_i,
	input [WIDTH-1:0] ClkDiv_i,

	output [WIDTH-1:0] ClkDiv_o
);

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//	REG/WIRE
//================================================================================
//lauch registers 
reg [WIDTH-1:0] clkDivReg;

// capture registers
(* ASYNC_REG = "TRUE" *) reg [STAGES*WIDTH-1:0] clkDivReg_c;

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//	ASSIGNMENTS
//===============================================================================
assign ClkDiv_o = clkDivReg_c[STAGES*WIDTH-1:(STAGES-1)*WIDTH];

//================================================================================
//	CODING
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always @(posedge ClkFast_i) begin
	clkDivReg <= ClkDiv_i;
end

always @(posedge ClkSlow_i) begin
	clkDivReg_c <= {clkDivReg_c[(STAGES-1)*WIDTH-1:0], clkDivReg};
end

endmodule