S5443_V3/sources_1/new/CDC/Sync1bit.v

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// Company:			TAIR
// Engineer:		
// 
// Create Date:		10/30/2023 11:24:31 AM
// Design Name:
// Module Name:		Sync1bit
// Project Name:	S5443_V3_FPGA3
// Target Devices:	BOARD: BY5443v3. FPGA: xc7s25csga225-2
// Tool Versions:
// Description: 	
// 
// Dependencies: 
// 
// Revision:
// Revision 1.0 - File Created
// Additional Comments:
// 
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module Sync1bit #(
	parameter WIDTH = 1,
	parameter STAGES = 3
)
(
	input ClkFast_i,
	input ClkSlow_i,
	input TxEn_i,
	input RstReg_i,

	output [WIDTH-1:0] TxEn_o,
	output [WIDTH-1:0] RstReg_o
);

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//  REG/WIRE
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//lauch registers 
reg spiTxEnReg;
reg rstReg;
// capture registers
(* ASYNC_REG = "TRUE" *) reg [STAGES*WIDTH-1:0] spiTxEnReg_c;
(* ASYNC_REG = "TRUE" *) reg [STAGES*WIDTH-1:0] rstReg_c;

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//  ASSIGNMENTS
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assign TxEn_o = spiTxEnReg_c[STAGES*WIDTH-1:(STAGES-1)*WIDTH];
assign RstReg_o = rstReg_c[STAGES*WIDTH-1:(STAGES-1)*WIDTH];

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//  LOCALPARAMS
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//  CODING
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always @(posedge ClkFast_i) begin
	spiTxEnReg <= TxEn_i;
	rstReg <= RstReg_i;
end

always @(posedge ClkSlow_i) begin 
	spiTxEnReg_c <= {spiTxEnReg_c[(STAGES-1)*WIDTH-1:0], spiTxEnReg};
	rstReg_c <= {rstReg_c[(STAGES-1)*WIDTH-1:0], rstReg};
end

endmodule