Изменение скрипта. Создание readme.md

readme.md

@@ -0,0 +1,23 @@
+#SB_TMSG_FPGA
+
+##Инструкция по разворачиванию проекта
+
+1. Склонировать репозиторий 
+После клонирования путь к исходникам может выглядеть так: C:\Gowin\Projects_GOWIN\SB_TMSG_FPGA
+
+2. Выйти из папки с исходниками на уровень выше и скопировать текущий путь
+Например: C:\Gowin\Projects_GOWIN\
+
+3. Запустить консоль: 
+C:\Gowin\Gowin_V1.9.9.01_x64\IDE\bin\gw_sh.exe
+
+4. Выполнить команду (обратить внимание на слеши):
+cd C:/Gowin/Projects_GOWIN
+
+4. Открыть скрипт в тектовом редакторе
+C:\Gowin\Projects_GOWIN\SB_TMSG_FPGA\script\recreate.tcl
+
+5. Скопировать весь текст скрипта в ренее открытую консоль gw_sh.exe
+
+6. Готово! Должна появиться папка с проектом
+Например: C:\Gowin\Projects_GOWIN\SB_TMSG_FPGA_PROJ\SB_TMSG_FPGA\SB_TMSG_FPGA.gprj

script/recreate.tcl

@@ -1,32 +1,33 @@
-create_project -name RF_FPGA -dir C:/RF_FPGA_PROJ_Test -pn GW1N-LV9PG256C6/I5 -device_version C -force 
+set DSN_ROOT [file normalize [file join [file dirname [info script]] "."]]
+create_project -name SB_TMSG_FPGA -dir $::DSN_ROOT/SB_TMSG_FPGA_PROJ -pn GW1N-LV9PG256C6/I5 -device_version C -force 
 
 
-add_file -type verilog "/RF_FPGA/src/src/ClkGenGowin/ClkGenGowin.v"
-add_file -type verilog "/RF_FPGA/src/src/ControlUnit/ControlUnit.v"
-add_file -type verilog "/RF_FPGA/src/src/NCO/CordicNco.v"
-add_file -type verilog "/RF_FPGA/src/src/I2C/I2CSM.v"
-add_file -type verilog "/RF_FPGA/src/src/I2C/temp_i2c_master_ver2.v"
-add_file -type verilog "/RF_FPGA/src/src/NCO/CordicRotation.v"
-add_file -type verilog "/RF_FPGA/src/src/QuadSPI/QuadSPIs.v"
-add_file -type verilog "/RF_FPGA/src/src/Top/RFTop.v"
-add_file -type verilog "/RF_FPGA/src/src/SPI/SPIm.v"
-add_file -type verilog "/RF_FPGA/src/src/SPI/SPImDDS.v"
-add_file -type verilog "/RF_FPGA/src/src/SPI/SPIs.v"
-add_file -type verilog "/RF_FPGA/src/src/fifo_top/FifoCtrl.v"
-add_file -type verilog "/RF_FPGA/src/src/fifo_top/DDSFifo/fifo_top/FifoDDS.v"
-add_file -type verilog "/RF_FPGA/src/src/fifo_top/FifoRxRF.v"
-add_file -type verilog "/RF_FPGA/src/src/fifo_top/MAX2870FIFO/fifo_top/FifoMax2870.v"
-add_file -type verilog "/RF_FPGA/src/src/gowin_rpll/gClkGen.v"
-add_file -type verilog "/RF_FPGA/src/src/gowin_rpll/gowin_rpll/ClkGen.v"
-add_file -type verilog "/RF_FPGA/src/src/initRst/InitRst.v"
-add_file -type cst "/RF_FPGA/src/constr/RF_FPGA.cst"
-add_file -type sdc "/RF_FPGA/src/constr/RF_FPGA.sdc"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/ClkGenGowin/ClkGenGowin.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/ControlUnit/ControlUnit.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/NCO/CordicNco.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/I2C/I2CSM.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/I2C/temp_i2c_master_ver2.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/NCO/CordicRotation.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/QuadSPI/QuadSPIs.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/Top/RFTop.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/SPI/SPIm.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/SPI/SPImDDS.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/SPI/SPIs.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/fifo_top/FifoCtrl.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/fifo_top/DDSFifo/fifo_top/FifoDDS.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/fifo_top/FifoRxRF.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/fifo_top/MAX2870FIFO/fifo_top/FifoMax2870.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/gowin_rpll/gClkGen.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/gowin_rpll/gowin_rpll/ClkGen.v"
+add_file -type verilog "$::DSN_ROOT/SB_TMSG_FPGA/src/src/initRst/InitRst.v"
+add_file -type cst "$::DSN_ROOT/SB_TMSG_FPGA/src/constr/SB_TMSG_FPGA.cst"
+add_file -type sdc "$::DSN_ROOT/SB_TMSG_FPGA/src/constr/SB_TMSG_FPGA.sdc"
 
 
 
 
 set_option -synthesis_tool gowinsynthesis
-set_option -output_base_name RF_FPGA
+set_option -output_base_name SB_TMSG_FPGA
 set_option -top_module RFTop
 set_option -gen_verilog_sim_netlist 1