`timescale 1ns / 1ns

module ClkGenTb();

GSR GSR(.GSRI(1'b1));

reg Clk24;

always #21 Clk24 = ~Clk24;

initial begin
	Clk24	=	1'b1;
end	

ClkGen DUT(
	.Clk24Mhz_i			(Clk24),

	.Clk24Mhz_o 		(),
	.Clk100Mhz_o 		(),
	.Clk5Mhz_o 			(),
	.Clk20Mhz_o 		(),
	.Clk50Mhz_o 		(),
	.Clk26dot25Mhz_o 	(),
	.Clk60Mhz_o 		()
);

endmodule