 Mihail Zaytsev
|
3333ec480a
Добавлены сигналы lock на выходе Pll. Сигналы lock используются как сброс для делителей. Иправлено название пина Clk24Mhz_o. Исправлена документация.
|
1 년 전 |
|
Mihail Zaytsev
|
395bbadb1d
Новый модуль ClkGen. Изменена структурная схема в части с ClkGen. Написана документация.
|
1 년 전 |
 ChStepan
|
8dab4dc036
Merge branch 'Mikhail/bug_PacketAnalyzer1MosiCntData' of zaytsev.mikhail/SB_TMSG44V1_FPGA into dev
|
1 년 전 |
|
Mihail Zaytsev
|
bda127bec1
Merge branch 'dev' into Mikhail/bug_PacketAnalyzer1MosiCntData
|
1 년 전 |
|
Mihail Zaytsev
|
b182a9aebd
Исправлена работа модуля PacketAnalyzer1Mosi. Теперь не проиходит ложного декремента из cntData.
|
1 년 전 |
|
ChStepan
|
ea00ceb575
Merge branch 'Stepan/feature_TopInterconnecions' of zaytsev.mikhail/SB_TMSG44V1_FPGA into dev
|
1 년 전 |
|
ChStepan
|
7ea5c94f37
Исправлены имена параметров в соответствии с правилами. Актуализирован TopSbTmsg, в него подключены уже написанные модули. Добавлен тестбенч для TopSbTmsg.
|
1 년 전 |
|
Mihail Zaytsev
|
c668e2817a
Обновлена таблица с протоколом. Добавлено описание формата данных для конечных устройств при режиме отгрузки 4Mosi.
|
1 년 전 |
|
Mihail Zaytsev
|
ac097109f1
Изменена структурная схема. Сгруппированы модули. Добавлен GpioReadback.
|
1 년 전 |
|
ChStepan
|
1c151fbce7
Гит не реагирует на исправление имени файла. Исправляю через 2 комита.
|
1 년 전 |
|
ChStepan
|
b90c112537
Гит не реагирует на исправление имени файла. Исправляю через 2 комита.
|
1 년 전 |
|
ChStepan
|
849540fa4e
Merge branch 'Anatoliy/feature_SPIm' of zaytsev.mikhail/SB_TMSG44V1_FPGA into dev
|
1 년 전 |
 Anatoliy Chigirinskiy
|
96c66ba61d
Merge branch 'dev' into Anatoliy/feature_SPIm
|
1 년 전 |
|
Anatoliy Chigirinskiy
|
dfe0e8805f
Удалён временный файл. Отсылка к параметру вынесена в графу "Описание".
|
1 년 전 |
|
Mihail Zaytsev
|
d70bc23cc7
Обновление структурной схемы. Добавлены сигнлы для FifoCtrl. Помечены зелёным написанные модули. Изменено дерево клоков.
|
1 년 전 |
|
Mihail Zaytsev
|
8e87c0d61c
Добавлен excel файл с описанием протокола
|
1 년 전 |
|
Mihail Zaytsev
|
19ec38ef4a
Добавлена структурная схема и шаблон модуля в репозиторий
|
1 년 전 |
 zaytsev.mikhail
|
c203d026f5
Merge branch 'Mikhail/feature_PacketAnalyzer1Mosi' of zaytsev.mikhail/SB_TMSG44V1_FPGA into dev
|
1 년 전 |
|
Anatoliy Chigirinskiy
|
fb64a15e1f
Merge branch 'dev' into Anatoliy/feature_SPIm
|
1 년 전 |
|
Anatoliy Chigirinskiy
|
6227065712
Изменено название папки
|
1 년 전 |
|
Anatoliy Chigirinskiy
|
e161c19c76
Изменён do-файл
|
1 년 전 |
|
Anatoliy Chigirinskiy
|
288f1cab61
Изменены названия модулей, параметров. Из модуля SpiM убран флаг startFlag. В тестбенче реализована логика сравнения отправленных и принятых данных.
|
1 년 전 |
|
Mihail Zaytsev
|
59a86b9e31
Merge branch 'dev' into Mikhail/feature_PacketAnalyzer1Mosi
|
1 년 전 |
|
zaytsev.mikhail
|
89ae0de1f8
Merge branch 'Mikhail/bug_NameParamPacketAnalyzer1Mosi' of zaytsev.mikhail/SB_TMSG44V1_FPGA into dev
|
1 년 전 |
|
Mihail Zaytsev
|
a6e1a73a8f
Реализован модуль разбора пакетов для режима 1Mosi. Написан тестбенч. Написана документация.
|
1 년 전 |
|
Anatoliy Chigirinskiy
|
20b8cc0540
Merge branch 'dev' into Anatoliy/feature_SPIm
|
1 년 전 |
|
Mihail Zaytsev
|
b9b561b639
Исправил названия регистров
|
1 년 전 |
|
ChStepan
|
2266a21833
Merge branch 'Stepan/bug_TopModuleName' of zaytsev.mikhail/SB_TMSG44V1_FPGA into dev
|
1 년 전 |
|
ChStepan
|
1a6c46bd65
Тест реации гита на регистр букв в названии файла
|
1 년 전 |
|
ChStepan
|
a9329aa7d7
Тест реации гита на регистр букв в названии файла
|
1 년 전 |
