TMSG44-CoolPi/Devices/tmsgheaders.c

#include "tmsgheaders.h"

uint32_t cfg_reg =	CFG_REG_RST_FOR_FPGA_OFF		|
					CFG_REG_WIDTH_SPI_TMSG_24_BIT	|
					CFG_REG_MOD_1					|
					CFG_REG_LR_GPIO_0				|
					CFG_REG_HR_GPIO_0				|
					CFG_REG_SPI_MODE_1MOSI			|
					CFG_REG_SPI_CLK_10MHZ;

uint32_t tmsg_shift_reg = SHIFT_REG;

 uint32_t tmsg_gpio_reg = FPGA_AM_CTRL_0		|
						DDS_SAW1_FPGA_0			|
						GPIO_ADRF_V2_0			|
						GPIO_ADRF_V1_0			|
						REF_OFFSET_CTRL_FPGA_1	|
						DDS_SAW2_FPGA_0			|
						DDS_X2_FPGA_0			|
						PLL_LOOP_CTRL_1			|
						PLL_SYNC_0				|
						PLL_SYNC_CTRL_0			|
						PLL_VTUNE_CTRL_1		|
						AM_ALC_1_FIX_1			|
						SW_CAP1_0				|
						SW_CAP2_0				|
						SW_CAP3_0				|
						AM_ALC_SW_1				|
						SW_CAP4_0				|
						DDS_SYNC_FPGA_0			|
						DDS_RESET_FPGA_0		|
						DDS_SYNC_CTRL_FPGA_0	|
						CTRL_AM_SW3_0			|
						RF_SW2_0				|
						RF_SW1_0;

uint32_t get_cfg_reg(){
	return cfg_reg;
}

void set_cfg_reg(uint32_t cfg_reg_to_set){
	cfg_reg = cfg_reg_to_set;
}

uint32_t get_tmsg_gpio_reg(){
	return tmsg_gpio_reg;
}

void set_tmsg_gpio_reg(uint32_t tmsg_gpio_reg_to_set){
	tmsg_gpio_reg = tmsg_gpio_reg_to_set;
}

uint32_t get_tmsg_shift_reg(){
	return tmsg_shift_reg;
}

void set_tmsg_shift_reg(uint32_t tmsg_shift_reg_to_set){
	tmsg_shift_reg = tmsg_shift_reg_to_set;
}

void rst_for_fpga(reg_addr_pci* pci_bar_1) {
	SET_REGISTER_PARAM(cfg_reg, CFG_REG_RST_FOR_FPGA_BITM, CFG_REG_RST_FOR_FPGA_BITP, CFG_REG_RST_FOR_FPGA_ON);
	pci_bar_1->cfg_reg_addr = cfg_reg;
	usleep(1);
	SET_REGISTER_PARAM(cfg_reg, CFG_REG_RST_FOR_FPGA_BITM, CFG_REG_RST_FOR_FPGA_BITP, CFG_REG_RST_FOR_FPGA_OFF);
	pci_bar_1->cfg_reg_addr = cfg_reg;
}

void shift_reg (reg_addr_pci* pci_bar_1) {
	pci_bar_1->sbtmsg_addr = INIT_SH_REG_HEADER;
	pci_bar_1->sbtmsg_addr = SHIFT_REG;
}

void key_switch (reg_addr_pci* pci_bar_1, double freq, double lmx_freq) {
	// uint32_t *ptr = bar1 + LMX_BASE_ADDR;
	// *ptr = INIT_SH_REG_HEADER;
	
	if (freq >= 100e3 && freq <= 6000e6) {
		if (freq >= 100e3 && freq <= 1000e6) {
			if (lmx_freq >= 2750e6 && lmx_freq <= 3600e6) {
				// Data for Shift Reg
				SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW1_RF_BITM, SHIFT_REG_SW1_RF_BITP, SHIFT_REG_SW1_RF_0);
				SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_MIXER_RF_BITM, SHIFT_REG_SW_MIXER_RF_BITP, SHIFT_REG_SW_MIXER_RF_0);
				SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_1);
				SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_1);
				// *ptr = SHIFT_REG_SW1_RF_1 | SHIFT_REG_GPIO_SW_015_RF_1 | SHIFT_REG_SW_MIXER_RF_0 | SHIFT_REG_SW2_RF_0 | SHIFT_REG_SW_RF_1;
			}
			else if (lmx_freq > 3600e6 && lmx_freq <=3999.9e6) {
				// Data for Shift Reg
				SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW1_RF_BITM, SHIFT_REG_SW1_RF_BITP, SHIFT_REG_SW1_RF_0);
				SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_MIXER_RF_BITM, SHIFT_REG_SW_MIXER_RF_BITP, SHIFT_REG_SW_MIXER_RF_0);
				SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_1);
				SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_1);
				// *ptr = SHIFT_REG_SW1_RF_0 | SHIFT_REG_SW_MIXER_RF_0 | SHIFT_REG_GPIO_SW_015_RF_1 | SHIFT_REG_SW_RF_1;
			}
		}
		else if (freq > 1000e6 && freq <= 1300e6) {
		// Data for Shift Reg
		SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW1_RF_BITM, SHIFT_REG_SW1_RF_BITP, SHIFT_REG_SW1_RF_1);
		SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW2_RF_BITM, SHIFT_REG_SW2_RF_BITP, SHIFT_REG_SW2_RF_1);
		SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_1);
		SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_MIXER_RF_BITM, SHIFT_REG_SW_MIXER_RF_BITP, SHIFT_REG_SW_MIXER_RF_1);
		SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW3_RF_BITM, SHIFT_REG_SW3_RF_BITP, SHIFT_REG_SW3_RF_1);
		SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_1);
		// *ptr = SHIFT_REG_SW1_RF_1 | SHIFT_REG_SW2_RF_1 | SHIFT_REG_GPIO_SW_015_RF_1 | SHIFT_REG_SW_MIXER_RF_1 | SHIFT_REG_SW3_RF_1 | SHIFT_REG_SW_RF_1;
		}
		else if (freq > 1300e6 && freq <= 2200e6) {
			// Data for Shift Reg
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW1_RF_BITM, SHIFT_REG_SW1_RF_BITP, SHIFT_REG_SW1_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW2_RF_BITM, SHIFT_REG_SW2_RF_BITP, SHIFT_REG_SW2_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW3_RF_BITM, SHIFT_REG_SW3_RF_BITP, SHIFT_REG_SW3_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_MIXER_RF_BITM, SHIFT_REG_SW_MIXER_RF_BITP, SHIFT_REG_SW_MIXER_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_1);
			// *ptr = SHIFT_REG_SW1_RF_1 | SHIFT_REG_SW2_RF_1 | SHIFT_REG_SW3_RF_0 | SHIFT_REG_GPIO_SW_015_RF_1 | SHIFT_REG_SW_MIXER_RF_1 | SHIFT_REG_SW_RF_1;
		}
		else if (freq > 2200e6 && freq <= 3600e6) {
			// Data for Shift Reg
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW1_RF_BITM, SHIFT_REG_SW1_RF_BITP, SHIFT_REG_SW1_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW2_RF_BITM, SHIFT_REG_SW2_RF_BITP, SHIFT_REG_SW2_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_MIXER_RF_BITM, SHIFT_REG_SW_MIXER_RF_BITP, SHIFT_REG_SW_MIXER_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_1);
			// *ptr = SHIFT_REG_SW1_RF_1 | SHIFT_REG_SW2_RF_0 | SHIFT_REG_SW_MIXER_RF_1 | SHIFT_REG_GPIO_SW_015_RF_1  | SHIFT_REG_SW_RF_1;
		}
		else if (freq > 3600e6 && freq <= 5500e6) {
			// Data for Shift Reg
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW1_RF_BITM, SHIFT_REG_SW1_RF_BITP, SHIFT_REG_SW1_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_MIXER_RF_BITM, SHIFT_REG_SW_MIXER_RF_BITP, SHIFT_REG_SW_MIXER_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_1);
			// *ptr = SHIFT_REG_SW1_RF_0 | SHIFT_REG_SW_MIXER_RF_1 | SHIFT_REG_GPIO_SW_015_RF_1  | SHIFT_REG_SW_RF_1;
		}
		else if (freq >5500e6 && freq <= 6000e6){
			// Data for Shift Reg
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_MIXER_RF_BITM, SHIFT_REG_SW_MIXER_RF_BITP, SHIFT_REG_SW_MIXER_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW4_RF_BITM, SHIFT_REG_SW4_RF_BITP, SHIFT_REG_SW4_RF_1);
			// *ptr = SHIFT_REG_SW_MIXER_RF_1 | SHIFT_REG_GPIO_SW_015_RF_1  | SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_1;
		}
		// // Header for GPIO_REG 1MOSI
		// *ptr = 	(SB_HEADER_SPI_MODE_1MOSI) | 
		// 		(DeviceIdGpio1 << SB_HEADER_1MOSI_DEVICE_ID_BITP) | 
		// 		(1 << SB_HEADER_1MOSI_WORD_NUM_BITP) | 
		// 		SB_HEADER_TERM_BIT_1;

		// Data for GPIO_REG
		SET_REGISTER_PARAM(tmsg_gpio_reg, RF_SW1_BITM, RF_SW1_BITP, RF_SW1_0);
		SET_REGISTER_PARAM(tmsg_gpio_reg, RF_SW2_BITM, RF_SW2_BITP, RF_SW2_0);
		SET_REGISTER_PARAM(tmsg_gpio_reg, CTRL_AM_SW3_BITM, CTRL_AM_SW3_BITP, CTRL_AM_SW3_0);
		SET_REGISTER_PARAM(tmsg_gpio_reg, FPGA_AM_CTRL_BITM, FPGA_AM_CTRL_BITP, FPGA_AM_CTRL_0);
		SET_REGISTER_PARAM(tmsg_gpio_reg, AM_ALC_SW_BITM, AM_ALC_SW_BITP, AM_ALC_SW_1);
		// *ptr = tmsg_gpio_reg;
	}
	else if (freq > 6000e6 && freq <= 27000e6) {
		if (freq > 6000e6 && freq <= 7500e6){
		// Data for Shift Reg
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW4_RF_BITM, SHIFT_REG_SW4_RF_BITP, SHIFT_REG_SW4_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_X2_RF_BITM, SHIFT_REG_GPIO_SW_X2_RF_BITP, SHIFT_REG_GPIO_SW_X2_RF_1);
			// *ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_1 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_1;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_1);
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_1);
		}
		else if (freq > 7500e6 && freq <= 9000e6){
			// Data for Shift Reg
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW4_RF_BITM, SHIFT_REG_SW4_RF_BITP, SHIFT_REG_SW4_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_X2_RF_BITM, SHIFT_REG_GPIO_SW_X2_RF_BITP, SHIFT_REG_GPIO_SW_X2_RF_1);
			// *ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_1 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_1;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_1);
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_1);
		}
		else if (freq > 9000e6 && freq <= 15000e6){
			// Data for Shift Reg
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW4_RF_BITM, SHIFT_REG_SW4_RF_BITP, SHIFT_REG_SW4_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_X2_RF_BITM, SHIFT_REG_GPIO_SW_X2_RF_BITP, SHIFT_REG_GPIO_SW_X2_RF_1);
			// *ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_0 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_1;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_1);
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_1);
		}
		else if (freq > 15000e6 && freq <= 18000e6){
			// Data for Shift Reg
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW4_RF_BITM, SHIFT_REG_SW4_RF_BITP, SHIFT_REG_SW4_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_X2_RF_BITM, SHIFT_REG_GPIO_SW_X2_RF_BITP, SHIFT_REG_GPIO_SW_X2_RF_0);
			// *ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_1 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_0;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_0);	// temporary solution. need GPIO_ADRF_V1_1
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_1);
		}
		else if (freq > 18000e6 && freq <= 22000e6){
			// Data for Shift Reg
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW4_RF_BITM, SHIFT_REG_SW4_RF_BITP, SHIFT_REG_SW4_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_X2_RF_BITM, SHIFT_REG_GPIO_SW_X2_RF_BITP, SHIFT_REG_GPIO_SW_X2_RF_0);
			// *ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_0 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_0;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_0);
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_1);
		}
		else if (freq > 22000e6 && freq <= 27000e6){
			// Data for Shift Regs
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW4_RF_BITM, SHIFT_REG_SW4_RF_BITP, SHIFT_REG_SW4_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_X2_RF_BITM, SHIFT_REG_GPIO_SW_X2_RF_BITP, SHIFT_REG_GPIO_SW_X2_RF_0);
			// *ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_0 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_0;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_1);
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_0);
		}
	
		// // Header for GPIO_REG 1MOSI
		// *ptr = 	(SB_HEADER_SPI_MODE_1MOSI) | 
		// 		(DeviceIdGpio1 << SB_HEADER_1MOSI_DEVICE_ID_BITP) | 
		// 		(1 << SB_HEADER_1MOSI_WORD_NUM_BITP) | 
		// 		SB_HEADER_TERM_BIT_1;

		// Data for GPIO_REG
		SET_REGISTER_PARAM(tmsg_gpio_reg, RF_SW1_BITM, RF_SW1_BITP, RF_SW1_0);
		SET_REGISTER_PARAM(tmsg_gpio_reg, RF_SW2_BITM, RF_SW2_BITP, RF_SW2_0);
		SET_REGISTER_PARAM(tmsg_gpio_reg, CTRL_AM_SW3_BITM, CTRL_AM_SW3_BITP, CTRL_AM_SW3_1);
		SET_REGISTER_PARAM(tmsg_gpio_reg, FPGA_AM_CTRL_BITM, FPGA_AM_CTRL_BITP, FPGA_AM_CTRL_1);
		SET_REGISTER_PARAM(tmsg_gpio_reg, AM_ALC_SW_BITM, AM_ALC_SW_BITP, AM_ALC_SW_0);
		// *ptr = tmsg_gpio_reg;

		// Data CFG_REG
		SET_REGISTER_PARAM(cfg_reg, CFG_REG_LR_GPIO_BITM, CFG_REG_LR_GPIO_BITP, CFG_REG_LR_GPIO_1);
		SET_REGISTER_PARAM(cfg_reg, CFG_REG_HR_GPIO_BITM, CFG_REG_HR_GPIO_BITP, CFG_REG_HR_GPIO_0);
		pci_bar_1->cfg_reg_addr = cfg_reg;
	}
	else if (freq > 27000e6 && freq <= 37000e6) {
		double freq_div2 = freq / 2;
		if (freq_div2 > 13500e6 && freq_div2 <= 15000e6){
			// Data for Shift Reg
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW4_RF_BITM, SHIFT_REG_SW4_RF_BITP, SHIFT_REG_SW4_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_X2_RF_BITM, SHIFT_REG_GPIO_SW_X2_RF_BITP, SHIFT_REG_GPIO_SW_X2_RF_1);
			// *ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_0 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_1;
		}
		else if(freq_div2 > 15000e6 && freq_div2 <= 18000e6){
			// Data for Shift Reg
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW4_RF_BITM, SHIFT_REG_SW4_RF_BITP, SHIFT_REG_SW4_RF_1);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_X2_RF_BITM, SHIFT_REG_GPIO_SW_X2_RF_BITP, SHIFT_REG_GPIO_SW_X2_RF_0);
			// *ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_1 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_0;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_0);	// temporary solution. need GPIO_ADRF_V1_1
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_1);
		}
		else if (freq_div2 > 18000e6 && freq_div2 <= 18500e6)
		{
			// Data for Shift Reg
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW4_RF_BITM, SHIFT_REG_SW4_RF_BITP, SHIFT_REG_SW4_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_X2_RF_BITM, SHIFT_REG_GPIO_SW_X2_RF_BITP, SHIFT_REG_GPIO_SW_X2_RF_0);
			// *ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_0 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_0;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_0);
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_1);
		}
		
		// // Header for GPIO_REG 1MOSI
		// *ptr = 	(SB_HEADER_SPI_MODE_1MOSI) | 
		// 		(DeviceIdGpio1 << SB_HEADER_1MOSI_DEVICE_ID_BITP) | 
		// 		(1 << SB_HEADER_1MOSI_WORD_NUM_BITP) | 
		// 		SB_HEADER_TERM_BIT_1;

		// Data for GPIO_REG
		SET_REGISTER_PARAM(tmsg_gpio_reg, RF_SW1_BITM, RF_SW1_BITP, RF_SW1_0);
		SET_REGISTER_PARAM(tmsg_gpio_reg, RF_SW2_BITM, RF_SW2_BITP, RF_SW2_1);
		SET_REGISTER_PARAM(tmsg_gpio_reg, CTRL_AM_SW3_BITM, CTRL_AM_SW3_BITP, CTRL_AM_SW3_1);
		SET_REGISTER_PARAM(tmsg_gpio_reg, FPGA_AM_CTRL_BITM, FPGA_AM_CTRL_BITP, FPGA_AM_CTRL_1);
		SET_REGISTER_PARAM(tmsg_gpio_reg, AM_ALC_SW_BITM, AM_ALC_SW_BITP, AM_ALC_SW_0);
		// *ptr = tmsg_gpio_reg;

		// Data CFG_REG
		SET_REGISTER_PARAM(cfg_reg, CFG_REG_LR_GPIO_BITM, CFG_REG_LR_GPIO_BITP, CFG_REG_LR_GPIO_0);
		SET_REGISTER_PARAM(cfg_reg, CFG_REG_HR_GPIO_BITM, CFG_REG_HR_GPIO_BITP, CFG_REG_HR_GPIO_1);
		pci_bar_1->cfg_reg_addr = cfg_reg;
	}
	else if (freq > 37000e6 && freq <= 45000e6) {
		double freq_div2 = freq / 2;
		if (freq_div2> 18500e6 && freq_div2 <= 22000e6){
			// Data for Shift Reg
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW4_RF_BITM, SHIFT_REG_SW4_RF_BITP, SHIFT_REG_SW4_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_X2_RF_BITM, SHIFT_REG_GPIO_SW_X2_RF_BITP, SHIFT_REG_GPIO_SW_X2_RF_0);
			// *ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_0 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_0;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_0);
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_1);
		}
		else if(freq_div2 > 22000e6 && freq_div2 <= 27500e6){
			// Data for Shift Regs
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW_RF_BITM, SHIFT_REG_SW_RF_BITP, SHIFT_REG_SW_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_SW4_RF_BITM, SHIFT_REG_SW4_RF_BITP, SHIFT_REG_SW4_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_015_RF_BITM, SHIFT_REG_GPIO_SW_015_RF_BITP, SHIFT_REG_GPIO_SW_015_RF_0);
			SET_REGISTER_PARAM(tmsg_shift_reg, SHIFT_REG_GPIO_SW_X2_RF_BITM, SHIFT_REG_GPIO_SW_X2_RF_BITP, SHIFT_REG_GPIO_SW_X2_RF_0);
			// *ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_0 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_0;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_1);
			SET_REGISTER_PARAM(tmsg_gpio_reg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_0);
		}

		// Header for GPIO_REG 1MOSI
		// *ptr = 	(SB_HEADER_SPI_MODE_1MOSI) | 
		// 		(DeviceIdGpio1 << SB_HEADER_1MOSI_DEVICE_ID_BITP) | 
		// 		(1 << SB_HEADER_1MOSI_WORD_NUM_BITP) | 
		// 		SB_HEADER_TERM_BIT_1;
		
		// Data for GPIO_REG
		SET_REGISTER_PARAM(tmsg_gpio_reg, RF_SW1_BITM, RF_SW1_BITP, RF_SW1_1);
		SET_REGISTER_PARAM(tmsg_gpio_reg, RF_SW2_BITM, RF_SW2_BITP, RF_SW2_0);
		SET_REGISTER_PARAM(tmsg_gpio_reg, CTRL_AM_SW3_BITM, CTRL_AM_SW3_BITP, CTRL_AM_SW3_1);
		SET_REGISTER_PARAM(tmsg_gpio_reg, FPGA_AM_CTRL_BITM, FPGA_AM_CTRL_BITP, FPGA_AM_CTRL_1);
		SET_REGISTER_PARAM(tmsg_gpio_reg, AM_ALC_SW_BITM, AM_ALC_SW_BITP, AM_ALC_SW_0);
		// *ptr = tmsg_gpio_reg;

		// Data CFG_REG
		SET_REGISTER_PARAM(cfg_reg, CFG_REG_LR_GPIO_BITM, CFG_REG_LR_GPIO_BITP, CFG_REG_LR_GPIO_0);
		SET_REGISTER_PARAM(cfg_reg, CFG_REG_HR_GPIO_BITM, CFG_REG_HR_GPIO_BITP, CFG_REG_HR_GPIO_1);
		pci_bar_1->cfg_reg_addr = cfg_reg;
	}
};