TMSG44-CoolPi/Devices/tmsgheaders.c

#include "tmsgheaders.h"

uint32_t cfgReg = CFG_REG_RST_FOR_FPGA_OFF		|
				  CFG_REG_WIDTH_SPI_TMSG_24_BIT	|
				  CFG_REG_MOD_1					|  
				  CFG_REG_LR_GPIO_0				|
				  CFG_REG_HR_GPIO_0;

 uint32_t tmsgGpioReg = FPGA_AM_CTRL_0			| 
						DDS_SAW1_FPGA_0			| 
						GPIO_ADRF_V2_0			|
						GPIO_ADRF_V1_0			|
						REF_OFFSET_CTRL_FPGA_1	| 
						DDS_SAW2_FPGA_0			|
						DDS_X2_FPGA_0			|
						PLL_LOOP_CTRL_1			|
						PLL_SYNC_0				|
						PLL_SYNC_CTRL_0			|
						PLL_VTUNE_CTRL_1		|
						AM_ALC_1_FIX_1			|
						SW_CAP1_0				|
						SW_CAP2_0				| 
						SW_CAP3_0				| 
						AM_ALC_SW_1				| 
						SW_CAP4_0				| 
						DDS_SYNC_FPGA_0			| 
						DDS_RESET_FPGA_0		| 
						DDS_SYNC_CTRL_FPGA_0	| 
						CTRL_AM_SW3_0			| 
						RF_SW2_0				| 
						RF_SW1_0;

uint32_t get_cfg_reg(){
	return cfgReg;
}

void set_cfg_reg(uint32_t cfgRegToSet){
	cfgReg = cfgRegToSet;
}

uint32_t get_tmsg_gpio_reg(){
	return tmsgGpioReg;
}

void set_tmsg_gpio_reg(uint32_t tmsgGpioRegToSet){
	tmsgGpioReg = tmsgGpioRegToSet;
}

void rst_for_fpga(void *bar1) {
	SET_REGISTER_PARAM(cfgReg, CFG_REG_RST_FOR_FPGA_BITM, CFG_REG_RST_FOR_FPGA_BITP, CFG_REG_RST_FOR_FPGA_ON);
	uint32_t *ptr = bar1 + CFG_REG_ADDR;
	*ptr = cfgReg;
	usleep(1);
	SET_REGISTER_PARAM(cfgReg, CFG_REG_RST_FOR_FPGA_BITM, CFG_REG_RST_FOR_FPGA_BITP, CFG_REG_RST_FOR_FPGA_OFF);
	*ptr = cfgReg;
}

void shift_reg (void  *bar1) {
	uint32_t *ptr = bar1 + LMX_BASE_ADDR;
	*ptr = InitShRegHeader;
	uint32_t *data_ptr = bar1 + LMX_BASE_ADDR ;
	*data_ptr = SHIFT_REG;
}

void key_switch (void  *bar1, double freq, double lmx_freq) {
	uint32_t *ptr = bar1 + LMX_BASE_ADDR;
	*ptr = InitShRegHeader;
	
	if (freq >= 100e3 && freq <= 6000e6) {
		if (freq >= 100e3 && freq <= 1000e6) {
			if (lmx_freq >= 2750e6 && lmx_freq <= 3600e6) {
				// Data for Shift Reg
				*ptr = SHIFT_REG_SW1_RF_1 | SHIFT_REG_GPIO_SW_015_RF_1 | SHIFT_REG_SW_MIXER_RF_0 | SHIFT_REG_SW2_RF_0 | SHIFT_REG_SW_RF_1;
			}
			else if (lmx_freq > 3600e6 && lmx_freq <=3999.9e6) {
				// Data for Shift Reg
				*ptr = SHIFT_REG_SW1_RF_0 | SHIFT_REG_SW_MIXER_RF_0 | SHIFT_REG_GPIO_SW_015_RF_1 | SHIFT_REG_SW_RF_1;
			}
		}
		else if (freq > 1000e6 && freq <= 1300e6) {
		// Data for Shift Reg
		*ptr = SHIFT_REG_SW1_RF_1 | SHIFT_REG_SW2_RF_1 | SHIFT_REG_GPIO_SW_015_RF_1 | SHIFT_REG_SW_MIXER_RF_1 | SHIFT_REG_SW3_RF_1 | SHIFT_REG_SW_RF_1;
		}
		else if (freq > 1300e6 && freq <= 2200e6) {
			// Data for Shift Reg
			*ptr = SHIFT_REG_SW1_RF_1 | SHIFT_REG_SW2_RF_1 | SHIFT_REG_SW3_RF_0 | SHIFT_REG_GPIO_SW_015_RF_1 | SHIFT_REG_SW_MIXER_RF_1 | SHIFT_REG_SW_RF_1;
		}
		else if (freq > 2200e6 && freq <= 3600e6) {
			// Data for Shift Reg
			*ptr = SHIFT_REG_SW1_RF_1 | SHIFT_REG_SW2_RF_0 | SHIFT_REG_SW_MIXER_RF_1 | SHIFT_REG_GPIO_SW_015_RF_1  | SHIFT_REG_SW_RF_1;
		}
		else if (freq > 3600e6 && freq <= 5500e6) {
			// Data for Shift Reg
			*ptr = SHIFT_REG_SW1_RF_0 | SHIFT_REG_SW_MIXER_RF_1 | SHIFT_REG_GPIO_SW_015_RF_1  | SHIFT_REG_SW_RF_1;
		}
		else if (freq >5500e6 && freq <= 6000e6){
			// Data for Shift Reg
			*ptr = SHIFT_REG_SW_MIXER_RF_1 | SHIFT_REG_GPIO_SW_015_RF_1  | SHIFT_REG_SW_RF_0;
		}
		// Header for GPIO_REG 1MOSI
		*ptr = (0 << 23) | (DeviceIdGpio1 << 18) | (1 << 1) | 1;
		// Data for GPIO_REG
		SET_REGISTER_PARAM(tmsgGpioReg, RF_SW1_BITM, RF_SW1_BITP, RF_SW1_0);
		SET_REGISTER_PARAM(tmsgGpioReg, RF_SW2_BITM, RF_SW2_BITP, RF_SW2_0);
		SET_REGISTER_PARAM(tmsgGpioReg, CTRL_AM_SW3_BITM, CTRL_AM_SW3_BITP, CTRL_AM_SW3_0);
		SET_REGISTER_PARAM(tmsgGpioReg, FPGA_AM_CTRL_BITM, FPGA_AM_CTRL_BITP, FPGA_AM_CTRL_0);
		*ptr = tmsgGpioReg;
	}
	else if (freq > 6000e6 && freq <= 27000e6) {
		if (freq > 6000e6 && freq <= 7500e6){
		// Data for Shift Reg
		*ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_0 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_1;
		}
		else if (freq > 7500e6 && freq <= 9000e6){
			// Data for Shift Reg
			*ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_0 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_1;
		}
		else if (freq > 9000e6 && freq <= 15000e6){
			// Data for Shift Reg
			*ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_1 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_1;
		}
		else if (freq > 15000e6 && freq <= 18000e6){
			// Data for Shift Reg
			*ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_0 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_0;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsgGpioReg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_0);	// temporary solution. need GPIO_ADRF_V1_1
			SET_REGISTER_PARAM(tmsgGpioReg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_1);
		}
		else if (freq > 18000e6 && freq <= 22000e6){
			// Data for Shift Reg
			*ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_1 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_0;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsgGpioReg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_0);
			SET_REGISTER_PARAM(tmsgGpioReg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_1);
		}
		else if (freq > 22000e6 && freq <= 27000e6){
			// Data for Shift Regs
			*ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_1 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_0;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsgGpioReg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_1);
			SET_REGISTER_PARAM(tmsgGpioReg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_0);
		}
	
		// Header for GPIO_REG 1MOSI
		*ptr = (0 << 23) | (DeviceIdGpio1 << 18) | (1 << 1) | 1;
		// Data for GPIO_REG
		SET_REGISTER_PARAM(tmsgGpioReg, RF_SW1_BITM, RF_SW1_BITP, RF_SW1_0);
		SET_REGISTER_PARAM(tmsgGpioReg, RF_SW2_BITM, RF_SW2_BITP, RF_SW2_0);
		SET_REGISTER_PARAM(tmsgGpioReg, CTRL_AM_SW3_BITM, CTRL_AM_SW3_BITP, CTRL_AM_SW3_1);
		SET_REGISTER_PARAM(tmsgGpioReg, FPGA_AM_CTRL_BITM, FPGA_AM_CTRL_BITP, FPGA_AM_CTRL_1);
		*ptr = tmsgGpioReg;

		// Addr CFG_REG
		ptr = bar1 + CFG_REG_ADDR;
		// Data CFG_REG
		SET_REGISTER_PARAM(cfgReg, CFG_REG_LR_GPIO_BITM, CFG_REG_LR_GPIO_BITP, CFG_REG_LR_GPIO_1);
		SET_REGISTER_PARAM(cfgReg, CFG_REG_HR_GPIO_BITM, CFG_REG_HR_GPIO_BITP, CFG_REG_HR_GPIO_0);
		*ptr = cfgReg;
	}
	else if (freq > 27000e6 && freq <= 37000e6) {
		double freq_div2 = freq / 2;
		if (freq_div2 > 13500e6 && freq_div2 <= 15000e6){
			// Data for Shift Reg
			*ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_1 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_1;
		}
		else if(freq_div2 > 15000e6 && freq_div2 <= 18000e6){
			// Data for Shift Reg
			*ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_0 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_0;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsgGpioReg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_0);	// temporary solution. need GPIO_ADRF_V1_1
			SET_REGISTER_PARAM(tmsgGpioReg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_1);
		}
		else if (freq_div2 > 18000e6 && freq_div2 <= 18500e6)
		{
			// Data for Shift Reg
			*ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_1 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_0;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsgGpioReg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_0);
			SET_REGISTER_PARAM(tmsgGpioReg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_1);
		}
		
		// Header for GPIO_REG 1MOSI
		*ptr = (0 << 23) | (DeviceIdGpio1 << 18) | (1 << 1) | 1;
		// Data for GPIO_REG
		SET_REGISTER_PARAM(tmsgGpioReg, RF_SW1_BITM, RF_SW1_BITP, RF_SW1_0);
		SET_REGISTER_PARAM(tmsgGpioReg, RF_SW2_BITM, RF_SW2_BITP, RF_SW2_1);
		SET_REGISTER_PARAM(tmsgGpioReg, CTRL_AM_SW3_BITM, CTRL_AM_SW3_BITP, CTRL_AM_SW3_1);
		SET_REGISTER_PARAM(tmsgGpioReg, FPGA_AM_CTRL_BITM, FPGA_AM_CTRL_BITP, FPGA_AM_CTRL_1);
		*ptr = tmsgGpioReg;

		// Addr CFG_REG
		ptr = bar1 + CFG_REG_ADDR;
		// Data CFG_REG
		SET_REGISTER_PARAM(cfgReg, CFG_REG_LR_GPIO_BITM, CFG_REG_LR_GPIO_BITP, CFG_REG_LR_GPIO_0);
		SET_REGISTER_PARAM(cfgReg, CFG_REG_HR_GPIO_BITM, CFG_REG_HR_GPIO_BITP, CFG_REG_HR_GPIO_1);
		*ptr = cfgReg;
	}
	else if (freq > 37000e6 && freq <= 45000e6) {
		if (freq / 2 > 18500e6 && freq / 2 <= 22000e6){
			// Data for Shift Reg
			*ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_1 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_0;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsgGpioReg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_0);
			SET_REGISTER_PARAM(tmsgGpioReg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_1);
		}
		else if(freq / 2 > 22000e6 && freq / 2 <= 27500e6){
			// Data for Shift Regs
			*ptr = SHIFT_REG_SW_RF_0 | SHIFT_REG_SW4_RF_1 | SHIFT_REG_GPIO_SW_015_RF_0 | SHIFT_REG_GPIO_SW_X2_RF_0;
			// Data for GPIO_REG
			SET_REGISTER_PARAM(tmsgGpioReg, GPIO_ADRF_V1_BITM, GPIO_ADRF_V1_BITP, GPIO_ADRF_V1_1);
			SET_REGISTER_PARAM(tmsgGpioReg, GPIO_ADRF_V2_BITM, GPIO_ADRF_V2_BITP, GPIO_ADRF_V2_0);
		}

		// Header for GPIO_REG 1MOSI
		*ptr = (0 << SPI_MODE_BITP) | (DeviceIdGpio1 << DEVICE_ID_BITP) | (1 << WORD_NUM_BITP) | 1;
		// Data for GPIO_REG
		SET_REGISTER_PARAM(tmsgGpioReg, RF_SW1_BITM, RF_SW1_BITP, RF_SW1_1);
		SET_REGISTER_PARAM(tmsgGpioReg, RF_SW2_BITM, RF_SW2_BITP, RF_SW2_0);
		SET_REGISTER_PARAM(tmsgGpioReg, CTRL_AM_SW3_BITM, CTRL_AM_SW3_BITP, CTRL_AM_SW3_1);
		SET_REGISTER_PARAM(tmsgGpioReg, FPGA_AM_CTRL_BITM, FPGA_AM_CTRL_BITP, FPGA_AM_CTRL_1);
		*ptr = tmsgGpioReg;

		// Addr CFG_REG
		ptr = bar1 + CFG_REG_ADDR;
		// Data CFG_REG
		SET_REGISTER_PARAM(cfgReg, CFG_REG_LR_GPIO_BITM, CFG_REG_LR_GPIO_BITP, CFG_REG_LR_GPIO_0);
		SET_REGISTER_PARAM(cfgReg, CFG_REG_HR_GPIO_BITM, CFG_REG_HR_GPIO_BITP, CFG_REG_HR_GPIO_1);
		*ptr = cfgReg;
	}
};